module _C17 ( _1G, _2G, _3G, _6G, _7G, _OUT1, _OUT2 );
input  _1G, _2G, _3G, _6G, _7G;
output _OUT1, _OUT2;
    wire n36, n37, n38, n39, n40, n41, n42;
    NAND2 U4 ( .a1(n36), .a2(n37), .z(_OUT2) );
    NOR2 U5 ( .a1(n38), .a2(n39), .z(_OUT1) );
    NOR2 U6 ( .a1(n40), .a2(n41), .z(n38) );
    NOR2 U7 ( .a1(_7G), .a2(_2G), .z(n39) );
    INV1 U8 ( .i(_6G), .zn(n40) );
    INV1 U9 ( .i(_3G), .zn(n41) );
    NAND2 U10 ( .a1(_1G), .a2(_3G), .z(n36) );
    NAND2 U11 ( .a1(_3G), .a2(_6G), .z(n42) );
    NAND2 U12 ( .a1(_2G), .a2(n42), .z(n37) );
endmodule